Lines Matching +full:0 +full:x264
41 #define FEC_IER_REG 0x0004
42 #define FEC_IEM_REG 0x0008
61 #define FEC_RDAR_REG 0x0010
64 #define FEC_TDAR_REG 0x0014
67 #define FEC_ECR_REG 0x0024
76 #define FEC_ECR_RESET (1 << 0)
78 #define FEC_MMFR_REG 0x0040
80 #define FEC_MMFR_ST_VALUE (0x01 << FEC_MMFR_ST_SHIFT)
82 #define FEC_MMFR_OP_WRITE (0x01 << FEC_MMFR_OP_SHIFT)
83 #define FEC_MMFR_OP_READ (0x02 << FEC_MMFR_OP_SHIFT)
85 #define FEC_MMFR_PA_MASK (0x1f << FEC_MMFR_PA_SHIFT)
87 #define FEC_MMFR_RA_MASK (0x1f << FEC_MMFR_RA_SHIFT)
89 #define FEC_MMFR_TA_VALUE (0x02 << FEC_MMFR_TA_SHIFT)
90 #define FEC_MMFR_DATA_SHIFT 0
91 #define FEC_MMFR_DATA_MASK (0xffff << FEC_MMFR_DATA_SHIFT)
93 #define FEC_MSCR_REG 0x0044
95 #define FEC_MSCR_HOLDTIME_MASK (0x07 << FEC_MSCR_HOLDTIME_SHIFT)
98 #define FEC_MSCR_MII_SPEED_MASk (0x3f << FEC_MSCR_MII_SPEED_SHIFT)
100 #define FEC_MIBC_REG 0x0064
105 #define FEC_RCR_REG 0x0084
109 #define FEC_RCR_MAX_FL_MASK (0x3fff << FEC_RCR_MAX_FL_SHIFT)
122 #define FEC_RCR_LOOP (1 << 0)
124 #define FEC_TCR_REG 0x00c4
127 #define FEC_TCR_ADDSEL_MASK (0x07 << FEC_TCR_ADDSEL_SHIFT)
131 #define FEC_TCR_GTS (1 << 0)
133 #define FEC_PALR_REG 0x00e4
134 #define FEC_PALR_PADDR1_SHIFT 0
135 #define FEC_PALR_PADDR1_MASK (0xffffffff << FEC_PALR_PADDR1_SHIFT)
137 #define FEC_PAUR_REG 0x00e8
139 #define FEC_PAUR_PADDR2_MASK (0xffff << FEC_PAUR_PADDR2_SHIFT)
140 #define FEC_PAUR_TYPE_VALUE (0x8808)
142 #define FEC_OPD_REG 0x00ec
143 #define FEC_OPD_PAUSE_DUR_SHIFT 0
144 #define FEC_OPD_PAUSE_DUR_MASK (0xffff << FEC_OPD_PAUSE_DUR_SHIFT)
146 #define FEC_IAUR_REG 0x0118
147 #define FEC_IALR_REG 0x011c
149 #define FEC_GAUR_REG 0x0120
150 #define FEC_GALR_REG 0x0124
152 #define FEC_TFWR_REG 0x0144
154 #define FEC_TFWR_TWFR_SHIFT 0
155 #define FEC_TFWR_TWFR_MASK (0x3f << FEC_TFWR_TWFR_SHIFT)
156 #define FEC_TFWR_TWFR_128BYTE (0x02 << FEC_TFWR_TWFR_SHIFT)
158 #define FEC_RDSR_REG 0x0180
160 #define FEC_TDSR_REG 0x0184
162 #define FEC_MRBR_REG 0x0188
163 #define FEC_MRBR_R_BUF_SIZE_SHIFT 0
164 #define FEC_MRBR_R_BUF_SIZE_MASK (0x3fff << FEC_MRBR_R_BUF_SIZE_SHIFT)
166 #define FEC_RSFL_REG 0x0190
167 #define FEC_RSEM_REG 0x0194
168 #define FEC_RAEM_REG 0x0198
169 #define FEC_RAFL_REG 0x019c
170 #define FEC_TSEM_REG 0x01a0
171 #define FEC_TAEM_REG 0x01a4
172 #define FEC_TAFL_REG 0x01a8
173 #define FEC_TIPG_REG 0x01ac
174 #define FEC_FTRL_REG 0x01b0
176 #define FEC_TACC_REG 0x01c0
179 #define FEC_TACC_SHIFT16 (1 << 0)
181 #define FEC_RACC_REG 0x01c4
186 #define FEC_RACC_PADREM (1 << 0)
192 #define FEC_ATCR_REG 0x0400
200 #define FEC_ATCR_EN (1u << 0)
202 #define FEC_ATVR_REG 0x0404
203 #define FEC_ATOFF_REG 0x0408
204 #define FEC_ATPER_REG 0x040c
205 #define FEC_ATCOR_REG 0x0410
206 #define FEC_ATINC_REG 0x0414
207 #define FEC_ATSTMP_REG 0x0418
212 #define FEC_RMON_T_DROP 0x200
213 #define FEC_RMON_T_PACKETS 0x204
214 #define FEC_RMON_T_BC_PKT 0x208
215 #define FEC_RMON_T_MC_PKT 0x20C
216 #define FEC_RMON_T_CRC_ALIGN 0x210
217 #define FEC_RMON_T_UNDERSIZE 0x214
218 #define FEC_RMON_T_OVERSIZE 0x218
219 #define FEC_RMON_T_FRAG 0x21C
220 #define FEC_RMON_T_JAB 0x220
221 #define FEC_RMON_T_COL 0x224
222 #define FEC_RMON_T_P64 0x228
223 #define FEC_RMON_T_P65TO127 0x22C
224 #define FEC_RMON_T_P128TO255 0x230
225 #define FEC_RMON_T_P256TO511 0x234
226 #define FEC_RMON_T_P512TO1023 0x238
227 #define FEC_RMON_T_P1024TO2047 0x23C
228 #define FEC_RMON_T_P_GTE2048 0x240
229 #define FEC_RMON_T_OCTECTS 0x240
230 #define FEC_IEEE_T_DROP 0x248
231 #define FEC_IEEE_T_FRAME_OK 0x24C
232 #define FEC_IEEE_T_1COL 0x250
233 #define FEC_IEEE_T_MCOL 0x254
234 #define FEC_IEEE_T_DEF 0x258
235 #define FEC_IEEE_T_LCOL 0x25C
236 #define FEC_IEEE_T_EXCOL 0x260
237 #define FEC_IEEE_T_MACERR 0x264
238 #define FEC_IEEE_T_CSERR 0x268
239 #define FEC_IEEE_T_SQE 0x26C
240 #define FEC_IEEE_T_FDXFC 0x270
241 #define FEC_IEEE_T_OCTETS_OK 0x274
242 #define FEC_RMON_R_PACKETS 0x284
243 #define FEC_RMON_R_BC_PKT 0x288
244 #define FEC_RMON_R_MC_PKT 0x28C
245 #define FEC_RMON_R_CRC_ALIGN 0x290
246 #define FEC_RMON_R_UNDERSIZE 0x294
247 #define FEC_RMON_R_OVERSIZE 0x298
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249 #define FEC_RMON_R_JAB 0x2A0
250 #define FEC_RMON_R_RESVD_0 0x2A4
251 #define FEC_RMON_R_P64 0x2A8
252 #define FEC_RMON_R_P65TO127 0x2AC
253 #define FEC_RMON_R_P128TO255 0x2B0
254 #define FEC_RMON_R_P256TO511 0x2B4
255 #define FEC_RMON_R_P512TO1023 0x2B8
256 #define FEC_RMON_R_P1024TO2047 0x2BC
257 #define FEC_RMON_R_P_GTE2048 0x2C0
258 #define FEC_RMON_R_OCTETS 0x2C4
259 #define FEC_IEEE_R_DROP 0x2C8
260 #define FEC_IEEE_R_FRAME_OK 0x2CC
261 #define FEC_IEEE_R_CRC 0x2D0
262 #define FEC_IEEE_R_ALIGN 0x2D4
263 #define FEC_IEEE_R_MACERR 0x2D8
264 #define FEC_IEEE_R_FDXFC 0x2DC
265 #define FEC_IEEE_R_OCTETS_OK 0x2E0
267 #define FEC_MIIGSK_CFGR 0x300
268 #define FEC_MIIGSK_CFGR_FRCONT (1 << 6) /* Freq: 0=50MHz, 1=5MHz */
271 #define FEC_MIIGSK_CFGR_IF_MODE_MASK (0x3 << 0)
272 #define FEC_MIIGSK_CFGR_IF_MODE_MII (0 << 0)
273 #define FEC_MIIGSK_CFGR_IF_MODE_RMII (1 << 0)
275 #define FEC_MIIGSK_ENR 0x308
296 #define FEC_TXDESC_LEN_MASK (0xffff)
311 #define FEC_RXDESC_LEN_MASK (0xffff)