1226   bool IsStore = MI->mayStore();  in spillVGPRtoAGPR()  local
1230   unsigned Dst = IsStore ? Reg : ValueReg;  in spillVGPRtoAGPR()
1231   unsigned Src = IsStore ? ValueReg : Reg;  in spillVGPRtoAGPR()
1244   unsigned Opc = (IsStore ^ IsVGPR) ? AMDGPU::V_ACCVGPR_WRITE_B32_e64  in spillVGPRtoAGPR()
1263   bool IsStore = MI->mayStore();  in buildMUBUFOffsetLoadStore()  local
1266   int LoadStoreOp = IsStore ?  in buildMUBUFOffsetLoadStore()
1295   bool IsStore = TII->get(LoadStoreOp).mayStore();  in getFlatScratchSpillOpcode()  local
1302     LoadStoreOp = IsStore ? AMDGPU::SCRATCH_STORE_DWORD_SADDR  in getFlatScratchSpillOpcode()
1306     LoadStoreOp = IsStore ? AMDGPU::SCRATCH_STORE_DWORDX2_SADDR  in getFlatScratchSpillOpcode()
1310     LoadStoreOp = IsStore ? AMDGPU::SCRATCH_STORE_DWORDX3_SADDR  in getFlatScratchSpillOpcode()
1314     LoadStoreOp = IsStore ? AMDGPU::SCRATCH_STORE_DWORDX4_SADDR  in getFlatScratchSpillOpcode()
1342   bool IsStore = Desc->mayStore();  in buildSpillLoadStore()  local
1526       int NewLoadStoreOp = IsStore ? getOffenMUBUFStore(LoadStoreOp)  in buildSpillLoadStore()
1548     unsigned SrcDstRegState = getDefRegState(!IsStore);  in buildSpillLoadStore()
1559     bool NeedSuperRegDef = e > 1 && IsStore && IsFirstSubReg;  in buildSpillLoadStore()
1582       if (NeedSuperRegDef || (IsSubReg && IsStore && Lane == LaneS && IsFirstSubReg)) {  in buildSpillLoadStore()
1620       if (IsStore) {  in buildSpillLoadStore()
1645             .addReg(SubReg, getDefRegState(!IsStore) | getKillRegState(IsKill));  in buildSpillLoadStore()
1681     if (!IsStore && IsAGPR && TmpIntermediateVGPR != AMDGPU::NoRegister) {  in buildSpillLoadStore()
1712     if (!IsStore && MI != MBB.end() && MI->isReturn() &&  in buildSpillLoadStore()