Lines Matching refs:FPR32
4972 def UWSr : BaseFPToIntegerUnscaled<0b00, rmode, opcode, FPR32, GPR32, asm,
4973 [(set GPR32:$Rd, (OpN FPR32:$Rn))]> {
4978 def UXSr : BaseFPToIntegerUnscaled<0b00, rmode, opcode, FPR32, GPR64, asm,
4979 [(set GPR64:$Rd, (OpN FPR32:$Rn))]> {
5018 def SWSri : BaseFPToInteger<0b00, rmode, opcode, FPR32, GPR32,
5020 [(set GPR32:$Rd, (OpN (fmul FPR32:$Rn,
5027 def SXSri : BaseFPToInteger<0b00, rmode, opcode, FPR32, GPR64,
5029 [(set GPR64:$Rd, (OpN (fmul FPR32:$Rn,
5100 def UWSri: BaseIntegerToFPUnscaled<isUnsigned, GPR32, FPR32, f32, asm, node> {
5116 def UXSri: BaseIntegerToFPUnscaled<isUnsigned, GPR64, FPR32, f32, asm, node> {
5137 def SWSri: BaseIntegerToFP<isUnsigned, GPR32, FPR32, fixedpoint_recip_f32_i32, asm,
5138 [(set FPR32:$Rd,
5164 def SXSri: BaseIntegerToFP<isUnsigned, GPR64, FPR32, fixedpoint_recip_f32_i64, asm,
5165 [(set FPR32:$Rd,
5262 def WSr : BaseUnscaledConversion<0b00, 0b111, GPR32, FPR32, asm> {
5284 def SWr : BaseUnscaledConversion<0b00, 0b110, FPR32, GPR32, asm> {
5333 def SDr : BaseFPConversion<0b01, 0b00, FPR32, FPR64, asm,
5334 [(set FPR32:$Rd, (any_fpround FPR64:$Rn))]>;
5341 def SHr : BaseFPConversion<0b11, 0b00, FPR32, FPR16, asm,
5342 [(set FPR32:$Rd, (any_fpextend (f16 FPR16:$Rn)))]>;
5345 def DSr : BaseFPConversion<0b00, 0b01, FPR64, FPR32, asm,
5346 [(set FPR64:$Rd, (any_fpextend FPR32:$Rn))]>;
5349 def HSr : BaseFPConversion<0b00, 0b11, FPR16, FPR32, asm,
5350 [(set (f16 FPR16:$Rd), (any_fpround FPR32:$Rn))]>;
5382 def Sr : BaseSingleOperandFPData<{0b00,opcode}, FPR32, f32, asm, node> {
5400 def Sr : BaseSingleOperandFPData<opcode, FPR32, f32, asm, node> {
5444 def Srr : BaseTwoOperandFPData<opcode, FPR32, asm,
5445 [(set (f32 FPR32:$Rd),
5446 (node (f32 FPR32:$Rn), (f32 FPR32:$Rm)))]> {
5465 def Srr : BaseTwoOperandFPData<opcode, FPR32, asm,
5466 [(set FPR32:$Rd, (fneg (node FPR32:$Rn, (f32 FPR32:$Rm))))]> {
5509 def Srrr : BaseThreeOperandFPData<isNegated, isSub, FPR32, asm,
5510 [(set FPR32:$Rd,
5511 (node (f32 FPR32:$Rn), (f32 FPR32:$Rm), (f32 FPR32:$Ra)))]> {
5535 def : Pat<(f32 (node (f32 FPR32:$Rn),
5537 (f32 FPR32:$Ra))),
5539 FPR32:$Rn, (EXTRACT_SUBREG V128:$Rm, ssub), FPR32:$Ra)>;
5542 (f32 FPR32:$Rm),
5543 (f32 FPR32:$Ra))),
5545 (EXTRACT_SUBREG V128:$Rn, ssub), FPR32:$Rm, FPR32:$Ra)>;
5614 def Srr : BaseTwoOperandFPComparison<signalAllNans, FPR32, asm,
5615 [(OpNode FPR32:$Rn, (f32 FPR32:$Rm)), (implicit NZCV)]> {
5619 def Sri : BaseOneOperandFPComparison<signalAllNans, FPR32, asm,
5620 [(OpNode (f32 FPR32:$Rn), fpimm0), (implicit NZCV)]> {
5673 def Srr : BaseFPCondComparison<signalAllNans, FPR32, mnemonic,
5674 [(set NZCV, (OpNode (f32 FPR32:$Rn), (f32 FPR32:$Rm), (i32 imm:$nzcv),
5718 def Srrr : BaseFPCondSelect<FPR32, f32, asm> {
5751 def Si : BaseFPMoveImmediate<FPR32, fpimm32, asm> {
7369 def v1i32 : BaseSIMDThreeScalar<U, 0b101, opc, FPR32, asm, []>;
7375 def : Pat<(i32 (OpNode (i32 FPR32:$Rn), (i32 FPR32:$Rm))),
7376 (!cast<Instruction>(NAME#"v1i32") FPR32:$Rn, FPR32:$Rm)>;
7381 def v1i32 : BaseSIMDThreeScalar<U, 0b101, opc, FPR32, asm,
7382 [(set FPR32:$Rd, (OpNode FPR32:$Rn, FPR32:$Rm))]>;
7387 def v1i32: BaseSIMDThreeScalarTied<U, 0b10, R, opc, (outs FPR32:$dst),
7388 (ins FPR32:$Rd, FPR32:$Rn, FPR32:$Rm),
7402 def NAME#32 : BaseSIMDThreeScalar<U, {S,0b01}, {0b11,opc}, FPR32, asm,
7403 [(set FPR32:$Rd, (OpNode FPR32:$Rn, FPR32:$Rm))]>;
7420 def NAME#32 : BaseSIMDThreeScalar<U, {S,0b01}, {0b11,opc}, FPR32, asm,
7421 [(set (i32 FPR32:$Rd), (OpNode (f32 FPR32:$Rn), (f32 FPR32:$Rm)))]>;
7456 (outs FPR32:$Rd),
7460 (ins FPR32:$Rn, FPR32:$Rm), asm, "",
7461 [(set (i64 FPR64:$Rd), (OpNode (i32 FPR32:$Rn), (i32 FPR32:$Rm)))]>;
7468 (outs FPR32:$dst),
7469 (ins FPR32:$Rd, FPR16:$Rn, FPR16:$Rm),
7473 (ins FPR64:$Rd, FPR32:$Rn, FPR32:$Rm),
7476 (OpNode (i64 FPR64:$Rd), (i32 FPR32:$Rn), (i32 FPR32:$Rm)))]>;
7549 : I<(outs FPR32:$Rd), (ins FPR64:$Rn), asm, "\t$Rd, $Rn", "",
7550 [(set (f32 FPR32:$Rd), (AArch64fcvtxnsdr (f64 FPR64:$Rn)))]>,
7573 def v1i32rz : BaseSIMDCmpTwoScalar<U, {S,0}, 0b00, opc, FPR32, asm, "0.0">;
7582 (!cast<Instruction>(NAME # v1i32rz) FPR32:$Rd, FPR32:$Rn), 0>;
7608 def v1i32 : BaseSIMDTwoScalar<U, {S,0}, 0b00, opc, FPR32, FPR32, asm,[]>;
7621 def v1i32 : BaseSIMDTwoScalar<U, {S,0}, 0b00, opc, FPR32, FPR32, asm,
7622 [(set FPR32:$Rd, (OpNode (f32 FPR32:$Rn)))]>;
7635 def v1i32 : BaseSIMDTwoScalar<U, 0b10, 0b00, opc, FPR32, FPR32, asm,
7636 [(set (i32 FPR32:$Rd), (OpNode (i32 FPR32:$Rn)))]>;
7650 def v1i32 : BaseSIMDTwoScalarTied<U, 0b10, opc, FPR32, FPR32, asm,
7651 [(set (i32 FPR32:$dst), (OpNode (i32 FPR32:$Rd), (i32 FPR32:$Rn)))]>;
7665 def v1i32 : BaseSIMDTwoScalar<U, 0b10, 0b00, opc, FPR32, FPR64, asm,
7666 [(set (f32 FPR32:$Rd), (OpNode (f64 FPR64:$Rn)))]>;
7667 def v1i16 : BaseSIMDTwoScalar<U, 0b01, 0b00, opc, FPR16, FPR32, asm, []>;
7747 def v4i32v : BaseSIMDAcrossLanes<1, U, 0b10, opcode, FPR32, V128,
7756 def v4i16v : BaseSIMDAcrossLanes<0, U, 0b01, opcode, FPR32, V64,
7758 def v8i16v : BaseSIMDAcrossLanes<1, U, 0b01, opcode, FPR32, V128,
7775 def v4i32v : BaseSIMDAcrossLanes<1, 1, {sz1, 0}, opcode, FPR32, V128,
7777 [(set FPR32:$Rd, (intOp (v4f32 V128:$Rn)))]>;
8316 def i32 : BaseSIMDScalarDUP<FPR32, V128, asm, ".s", VectorIndexS> {
8340 FPR32, V128, VectorIndexS>;
8694 : I<(outs FPR16:$Rd), (ins FPR32:$Rn), asm, "\t$Rd, $Rn", "",
8695 [(set (bf16 FPR16:$Rd), (int_aarch64_neon_bfcvt (f32 FPR32:$Rn)))]>,
9011 def : Pat<(f32 (OpNode (f32 FPR32:$Rd), (f32 FPR32:$Rn),
9013 (!cast<Instruction>(INST # "v1i32_indexed") FPR32:$Rd, FPR32:$Rn,
9684 FPR32, FPR32, vecshiftR32, asm, []> {
9751 FPR16, FPR32, vecshiftR16, asm, []> {
9756 FPR32, FPR64, vecshiftR32, asm,
9757 [(set (i32 FPR32:$Rd), (OpNode (i64 FPR64:$Rn), vecshiftR32:$imm))]> {
9775 FPR32, FPR32, vecshiftL32, asm,
9776 [(set (i32 FPR32:$Rd), (OpNode (i32 FPR32:$Rn), (i32 vecshiftL32:$imm)))]> {
9802 FPR32, FPR32, vecshiftR32, asm, []> {
11587 (ins FPR128:$Rd, FPR32:$Rn, V128:$Rm),
11589 (OpNode (v4i32 FPR128:$Rd), (i32 FPR32:$Rn),
11629 : SHA2OpInst<opc, asm, "", "", (outs FPR32:$Rd), (ins FPR32:$Rn),
11630 [(set (i32 FPR32:$Rd), (OpNode (i32 FPR32:$Rn)))]>;