Lines Matching refs:isVerilog

450       if (Style.Language == FormatStyle::LK_Proto || Style.isVerilog() ||
753     if (Style.isVerilog() && FormatTok->is(tok::colon)) {
763       Style.isVerilog() && Keywords.isVerilogHierarchy(*FormatTok);
765           (Style.isVerilog() &&
1435   } else if (Style.isVerilog()) {
1531     if (Style.isVerilog())
1559     if (Style.isVerilog()) {
1581     if (Style.isVerilog()) {
1681     if (!Style.isJavaScript() && !Style.isVerilog() && !Style.isTableGen() &&
1798       if (!IsCpp && !Style.isVerilog()) {
1813       if (Style.isVerilog()) {
1982       if (Style.isVerilog()) {
2021         if (Style.isVerilog())
2099       if (Style.isVerilog()) {
2113       if (Style.isVerilog()) {
2130       if (Style.isVerilog()) {
2806   return Style.isVerilog() ? Keywords.isVerilogBegin(Tok)
2814           (Style.isVerilog() &&
3207           (Style.isVerilog() &&
3227     if (Style.isVerilog())
3232   if (Style.isVerilog()) {
3805     if (Style.isVerilog()) {
4757   if (Style.isVerilog()) {
4862            (!Style.isVerilog() ||