155691f99SXu Yang // SPDX-License-Identifier: GPL-2.0
255691f99SXu Yang // Copyright 2023 NXP
355691f99SXu Yang
455691f99SXu Yang #include <linux/bitfield.h>
555691f99SXu Yang #include <linux/init.h>
655691f99SXu Yang #include <linux/interrupt.h>
755691f99SXu Yang #include <linux/io.h>
855691f99SXu Yang #include <linux/module.h>
955691f99SXu Yang #include <linux/of.h>
10918dc87bSRob Herring #include <linux/platform_device.h>
1155691f99SXu Yang #include <linux/perf_event.h>
1255691f99SXu Yang
1355691f99SXu Yang /* Performance monitor configuration */
1455691f99SXu Yang #define PMCFG1 0x00
15fab5e5a8SXu Yang #define MX93_PMCFG1_RD_TRANS_FILT_EN BIT(31)
16fab5e5a8SXu Yang #define MX93_PMCFG1_WR_TRANS_FILT_EN BIT(30)
17fab5e5a8SXu Yang #define MX93_PMCFG1_RD_BT_FILT_EN BIT(29)
18fab5e5a8SXu Yang #define MX93_PMCFG1_ID_MASK GENMASK(17, 0)
1955691f99SXu Yang
20*d0d7c66cSXu Yang #define MX95_PMCFG1_WR_BEAT_FILT_EN BIT(31)
21*d0d7c66cSXu Yang #define MX95_PMCFG1_RD_BEAT_FILT_EN BIT(30)
22*d0d7c66cSXu Yang
2355691f99SXu Yang #define PMCFG2 0x04
24fab5e5a8SXu Yang #define MX93_PMCFG2_ID GENMASK(17, 0)
2555691f99SXu Yang
26*d0d7c66cSXu Yang #define PMCFG3 0x08
27*d0d7c66cSXu Yang #define PMCFG4 0x0C
28*d0d7c66cSXu Yang #define PMCFG5 0x10
29*d0d7c66cSXu Yang #define PMCFG6 0x14
30*d0d7c66cSXu Yang #define MX95_PMCFG_ID_MASK GENMASK(9, 0)
31*d0d7c66cSXu Yang #define MX95_PMCFG_ID GENMASK(25, 16)
32*d0d7c66cSXu Yang
3355691f99SXu Yang /* Global control register affects all counters and takes priority over local control registers */
3455691f99SXu Yang #define PMGC0 0x40
3555691f99SXu Yang /* Global control register bits */
3655691f99SXu Yang #define PMGC0_FAC BIT(31)
3755691f99SXu Yang #define PMGC0_PMIE BIT(30)
3855691f99SXu Yang #define PMGC0_FCECE BIT(29)
3955691f99SXu Yang
4055691f99SXu Yang /*
4155691f99SXu Yang * 64bit counter0 exclusively dedicated to counting cycles
4255691f99SXu Yang * 32bit counters monitor counter-specific events in addition to counting reference events
4355691f99SXu Yang */
4455691f99SXu Yang #define PMLCA(n) (0x40 + 0x10 + (0x10 * n))
4555691f99SXu Yang #define PMLCB(n) (0x40 + 0x14 + (0x10 * n))
4655691f99SXu Yang #define PMC(n) (0x40 + 0x18 + (0x10 * n))
4755691f99SXu Yang /* Local control register bits */
4855691f99SXu Yang #define PMLCA_FC BIT(31)
4955691f99SXu Yang #define PMLCA_CE BIT(26)
5055691f99SXu Yang #define PMLCA_EVENT GENMASK(22, 16)
5155691f99SXu Yang
5255691f99SXu Yang #define NUM_COUNTERS 11
5355691f99SXu Yang #define CYCLES_COUNTER 0
5427e4a652SXu Yang #define CYCLES_EVENT_ID 0
5555691f99SXu Yang
564773dd10SXu Yang #define CONFIG_EVENT_MASK GENMASK(7, 0)
5727e4a652SXu Yang #define CONFIG_COUNTER_MASK GENMASK(23, 16)
584773dd10SXu Yang
5955691f99SXu Yang #define to_ddr_pmu(p) container_of(p, struct ddr_pmu, pmu)
6055691f99SXu Yang
6155691f99SXu Yang #define DDR_PERF_DEV_NAME "imx9_ddr"
6255691f99SXu Yang #define DDR_CPUHP_CB_NAME DDR_PERF_DEV_NAME "_perf_pmu"
6355691f99SXu Yang
6455691f99SXu Yang static DEFINE_IDA(ddr_ida);
6555691f99SXu Yang
6655691f99SXu Yang struct imx_ddr_devtype_data {
6755691f99SXu Yang const char *identifier; /* system PMU identifier for userspace */
6855691f99SXu Yang };
6955691f99SXu Yang
7055691f99SXu Yang struct ddr_pmu {
7155691f99SXu Yang struct pmu pmu;
7255691f99SXu Yang void __iomem *base;
7355691f99SXu Yang unsigned int cpu;
7455691f99SXu Yang struct hlist_node node;
7555691f99SXu Yang struct device *dev;
7655691f99SXu Yang struct perf_event *events[NUM_COUNTERS];
7755691f99SXu Yang int active_events;
7855691f99SXu Yang enum cpuhp_state cpuhp_state;
7955691f99SXu Yang const struct imx_ddr_devtype_data *devtype_data;
8055691f99SXu Yang int irq;
8155691f99SXu Yang int id;
8255691f99SXu Yang };
8355691f99SXu Yang
8455691f99SXu Yang static const struct imx_ddr_devtype_data imx93_devtype_data = {
8555691f99SXu Yang .identifier = "imx93",
8655691f99SXu Yang };
8755691f99SXu Yang
88*d0d7c66cSXu Yang static const struct imx_ddr_devtype_data imx95_devtype_data = {
89*d0d7c66cSXu Yang .identifier = "imx95",
90*d0d7c66cSXu Yang };
91*d0d7c66cSXu Yang
is_imx93(struct ddr_pmu * pmu)92fab5e5a8SXu Yang static inline bool is_imx93(struct ddr_pmu *pmu)
93fab5e5a8SXu Yang {
94fab5e5a8SXu Yang return pmu->devtype_data == &imx93_devtype_data;
95fab5e5a8SXu Yang }
96fab5e5a8SXu Yang
is_imx95(struct ddr_pmu * pmu)97*d0d7c66cSXu Yang static inline bool is_imx95(struct ddr_pmu *pmu)
98*d0d7c66cSXu Yang {
99*d0d7c66cSXu Yang return pmu->devtype_data == &imx95_devtype_data;
100*d0d7c66cSXu Yang }
101*d0d7c66cSXu Yang
10255691f99SXu Yang static const struct of_device_id imx_ddr_pmu_dt_ids[] = {
10355691f99SXu Yang { .compatible = "fsl,imx93-ddr-pmu", .data = &imx93_devtype_data },
104*d0d7c66cSXu Yang { .compatible = "fsl,imx95-ddr-pmu", .data = &imx95_devtype_data },
10555691f99SXu Yang { /* sentinel */ }
10655691f99SXu Yang };
10755691f99SXu Yang MODULE_DEVICE_TABLE(of, imx_ddr_pmu_dt_ids);
10855691f99SXu Yang
ddr_perf_identifier_show(struct device * dev,struct device_attribute * attr,char * page)10955691f99SXu Yang static ssize_t ddr_perf_identifier_show(struct device *dev,
11055691f99SXu Yang struct device_attribute *attr,
11155691f99SXu Yang char *page)
11255691f99SXu Yang {
11355691f99SXu Yang struct ddr_pmu *pmu = dev_get_drvdata(dev);
11455691f99SXu Yang
11555691f99SXu Yang return sysfs_emit(page, "%s\n", pmu->devtype_data->identifier);
11655691f99SXu Yang }
11755691f99SXu Yang
11855691f99SXu Yang static struct device_attribute ddr_perf_identifier_attr =
11955691f99SXu Yang __ATTR(identifier, 0444, ddr_perf_identifier_show, NULL);
12055691f99SXu Yang
12155691f99SXu Yang static struct attribute *ddr_perf_identifier_attrs[] = {
12255691f99SXu Yang &ddr_perf_identifier_attr.attr,
12355691f99SXu Yang NULL,
12455691f99SXu Yang };
12555691f99SXu Yang
12655691f99SXu Yang static struct attribute_group ddr_perf_identifier_attr_group = {
12755691f99SXu Yang .attrs = ddr_perf_identifier_attrs,
12855691f99SXu Yang };
12955691f99SXu Yang
ddr_perf_cpumask_show(struct device * dev,struct device_attribute * attr,char * buf)13055691f99SXu Yang static ssize_t ddr_perf_cpumask_show(struct device *dev,
13155691f99SXu Yang struct device_attribute *attr, char *buf)
13255691f99SXu Yang {
13355691f99SXu Yang struct ddr_pmu *pmu = dev_get_drvdata(dev);
13455691f99SXu Yang
13555691f99SXu Yang return cpumap_print_to_pagebuf(true, buf, cpumask_of(pmu->cpu));
13655691f99SXu Yang }
13755691f99SXu Yang
13855691f99SXu Yang static struct device_attribute ddr_perf_cpumask_attr =
13955691f99SXu Yang __ATTR(cpumask, 0444, ddr_perf_cpumask_show, NULL);
14055691f99SXu Yang
14155691f99SXu Yang static struct attribute *ddr_perf_cpumask_attrs[] = {
14255691f99SXu Yang &ddr_perf_cpumask_attr.attr,
14355691f99SXu Yang NULL,
14455691f99SXu Yang };
14555691f99SXu Yang
14655691f99SXu Yang static const struct attribute_group ddr_perf_cpumask_attr_group = {
14755691f99SXu Yang .attrs = ddr_perf_cpumask_attrs,
14855691f99SXu Yang };
14955691f99SXu Yang
150fab5e5a8SXu Yang struct imx9_pmu_events_attr {
151fab5e5a8SXu Yang struct device_attribute attr;
152fab5e5a8SXu Yang u64 id;
153fab5e5a8SXu Yang const void *devtype_data;
154fab5e5a8SXu Yang };
155fab5e5a8SXu Yang
ddr_pmu_event_show(struct device * dev,struct device_attribute * attr,char * page)15655691f99SXu Yang static ssize_t ddr_pmu_event_show(struct device *dev,
15755691f99SXu Yang struct device_attribute *attr, char *page)
15855691f99SXu Yang {
159fab5e5a8SXu Yang struct imx9_pmu_events_attr *pmu_attr;
16055691f99SXu Yang
161fab5e5a8SXu Yang pmu_attr = container_of(attr, struct imx9_pmu_events_attr, attr);
16255691f99SXu Yang return sysfs_emit(page, "event=0x%02llx\n", pmu_attr->id);
16355691f99SXu Yang }
16455691f99SXu Yang
16527e4a652SXu Yang #define COUNTER_OFFSET_IN_EVENT 8
16627e4a652SXu Yang #define ID(counter, id) ((counter << COUNTER_OFFSET_IN_EVENT) | id)
16727e4a652SXu Yang
168fab5e5a8SXu Yang #define DDR_PMU_EVENT_ATTR_COMM(_name, _id, _data) \
169fab5e5a8SXu Yang (&((struct imx9_pmu_events_attr[]) { \
17055691f99SXu Yang { .attr = __ATTR(_name, 0444, ddr_pmu_event_show, NULL),\
171fab5e5a8SXu Yang .id = _id, \
172fab5e5a8SXu Yang .devtype_data = _data, } \
17355691f99SXu Yang })[0].attr.attr)
17455691f99SXu Yang
175fab5e5a8SXu Yang #define IMX9_DDR_PMU_EVENT_ATTR(_name, _id) \
176fab5e5a8SXu Yang DDR_PMU_EVENT_ATTR_COMM(_name, _id, NULL)
177fab5e5a8SXu Yang
178fab5e5a8SXu Yang #define IMX93_DDR_PMU_EVENT_ATTR(_name, _id) \
179fab5e5a8SXu Yang DDR_PMU_EVENT_ATTR_COMM(_name, _id, &imx93_devtype_data)
180fab5e5a8SXu Yang
181*d0d7c66cSXu Yang #define IMX95_DDR_PMU_EVENT_ATTR(_name, _id) \
182*d0d7c66cSXu Yang DDR_PMU_EVENT_ATTR_COMM(_name, _id, &imx95_devtype_data)
183*d0d7c66cSXu Yang
18455691f99SXu Yang static struct attribute *ddr_perf_events_attrs[] = {
18555691f99SXu Yang /* counter0 cycles event */
18655691f99SXu Yang IMX9_DDR_PMU_EVENT_ATTR(cycles, 0),
18755691f99SXu Yang
18855691f99SXu Yang /* reference events for all normal counters, need assert DEBUG19[21] bit */
18955691f99SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_ddrc1_rmw_for_ecc, 12),
19055691f99SXu Yang IMX9_DDR_PMU_EVENT_ATTR(eddrtq_pmon_rreorder, 13),
19155691f99SXu Yang IMX9_DDR_PMU_EVENT_ATTR(eddrtq_pmon_wreorder, 14),
19255691f99SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_pm_0, 15),
19355691f99SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_pm_1, 16),
19455691f99SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_pm_2, 17),
19555691f99SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_pm_3, 18),
19655691f99SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_pm_4, 19),
19755691f99SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_pm_5, 22),
19855691f99SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_pm_6, 23),
19955691f99SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_pm_7, 24),
20055691f99SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_pm_8, 25),
20155691f99SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_pm_9, 26),
20255691f99SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_pm_10, 27),
20355691f99SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_pm_11, 28),
20455691f99SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_pm_12, 31),
20555691f99SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_pm_13, 59),
20655691f99SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_pm_15, 61),
20755691f99SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_pm_29, 63),
20855691f99SXu Yang
20955691f99SXu Yang /* counter1 specific events */
21027e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_ld_riq_0, ID(1, 64)),
21127e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_ld_riq_1, ID(1, 65)),
21227e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_ld_riq_2, ID(1, 66)),
21327e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_ld_riq_3, ID(1, 67)),
21427e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_ld_riq_4, ID(1, 68)),
21527e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_ld_riq_5, ID(1, 69)),
21627e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_ld_riq_6, ID(1, 70)),
21727e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_ld_riq_7, ID(1, 71)),
21855691f99SXu Yang
21955691f99SXu Yang /* counter2 specific events */
22027e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_ld_wiq_0, ID(2, 64)),
22127e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_ld_wiq_1, ID(2, 65)),
22227e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_ld_wiq_2, ID(2, 66)),
22327e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_ld_wiq_3, ID(2, 67)),
22427e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_ld_wiq_4, ID(2, 68)),
22527e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_ld_wiq_5, ID(2, 69)),
22627e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_ld_wiq_6, ID(2, 70)),
22727e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_ld_wiq_7, ID(2, 71)),
22827e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(eddrtq_pmon_empty, ID(2, 72)),
229fab5e5a8SXu Yang IMX93_DDR_PMU_EVENT_ATTR(eddrtq_pm_rd_trans_filt, ID(2, 73)), /* imx93 specific*/
230*d0d7c66cSXu Yang IMX95_DDR_PMU_EVENT_ATTR(eddrtq_pm_wr_beat_filt, ID(2, 73)), /* imx95 specific*/
23155691f99SXu Yang
23255691f99SXu Yang /* counter3 specific events */
23327e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_qx_row_collision_0, ID(3, 64)),
23427e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_qx_row_collision_1, ID(3, 65)),
23527e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_qx_row_collision_2, ID(3, 66)),
23627e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_qx_row_collision_3, ID(3, 67)),
23727e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_qx_row_collision_4, ID(3, 68)),
23827e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_qx_row_collision_5, ID(3, 69)),
23927e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_qx_row_collision_6, ID(3, 70)),
24027e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_qx_row_collision_7, ID(3, 71)),
24127e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(eddrtq_pmon_full, ID(3, 72)),
242fab5e5a8SXu Yang IMX93_DDR_PMU_EVENT_ATTR(eddrtq_pm_wr_trans_filt, ID(3, 73)), /* imx93 specific*/
243*d0d7c66cSXu Yang IMX95_DDR_PMU_EVENT_ATTR(eddrtq_pm_rd_beat_filt2, ID(3, 73)), /* imx95 specific*/
24455691f99SXu Yang
24555691f99SXu Yang /* counter4 specific events */
24627e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_qx_row_open_0, ID(4, 64)),
24727e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_qx_row_open_1, ID(4, 65)),
24827e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_qx_row_open_2, ID(4, 66)),
24927e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_qx_row_open_3, ID(4, 67)),
25027e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_qx_row_open_4, ID(4, 68)),
25127e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_qx_row_open_5, ID(4, 69)),
25227e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_qx_row_open_6, ID(4, 70)),
25327e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_qx_row_open_7, ID(4, 71)),
25427e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(eddrtq_pmon_ld_rdq2_rmw, ID(4, 72)),
255fab5e5a8SXu Yang IMX93_DDR_PMU_EVENT_ATTR(eddrtq_pm_rd_beat_filt, ID(4, 73)), /* imx93 specific*/
256*d0d7c66cSXu Yang IMX95_DDR_PMU_EVENT_ATTR(eddrtq_pm_rd_beat_filt1, ID(4, 73)), /* imx95 specific*/
25755691f99SXu Yang
25855691f99SXu Yang /* counter5 specific events */
25927e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_qx_valid_start_0, ID(5, 64)),
26027e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_qx_valid_start_1, ID(5, 65)),
26127e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_qx_valid_start_2, ID(5, 66)),
26227e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_qx_valid_start_3, ID(5, 67)),
26327e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_qx_valid_start_4, ID(5, 68)),
26427e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_qx_valid_start_5, ID(5, 69)),
26527e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_qx_valid_start_6, ID(5, 70)),
26627e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_qx_valid_start_7, ID(5, 71)),
26727e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(eddrtq_pmon_ld_rdq1, ID(5, 72)),
268*d0d7c66cSXu Yang IMX95_DDR_PMU_EVENT_ATTR(eddrtq_pm_rd_beat_filt0, ID(5, 73)), /* imx95 specific*/
26955691f99SXu Yang
27055691f99SXu Yang /* counter6 specific events */
27127e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(ddrc_qx_valid_end_0, ID(6, 64)),
27227e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(eddrtq_pmon_ld_rdq2, ID(6, 72)),
27355691f99SXu Yang
27455691f99SXu Yang /* counter7 specific events */
27527e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(eddrtq_pmon_1_2_full, ID(7, 64)),
27627e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(eddrtq_pmon_ld_wrq0, ID(7, 65)),
27755691f99SXu Yang
27855691f99SXu Yang /* counter8 specific events */
27927e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(eddrtq_pmon_bias_switched, ID(8, 64)),
28027e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(eddrtq_pmon_1_4_full, ID(8, 65)),
28155691f99SXu Yang
28255691f99SXu Yang /* counter9 specific events */
28327e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(eddrtq_pmon_ld_wrq1, ID(9, 65)),
28427e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(eddrtq_pmon_3_4_full, ID(9, 66)),
28555691f99SXu Yang
28655691f99SXu Yang /* counter10 specific events */
28727e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(eddrtq_pmon_misc_mrk, ID(10, 65)),
28827e4a652SXu Yang IMX9_DDR_PMU_EVENT_ATTR(eddrtq_pmon_ld_rdq0, ID(10, 66)),
28955691f99SXu Yang NULL,
29055691f99SXu Yang };
29155691f99SXu Yang
292fab5e5a8SXu Yang static umode_t
ddr_perf_events_attrs_is_visible(struct kobject * kobj,struct attribute * attr,int unused)293fab5e5a8SXu Yang ddr_perf_events_attrs_is_visible(struct kobject *kobj,
294fab5e5a8SXu Yang struct attribute *attr, int unused)
295fab5e5a8SXu Yang {
296fab5e5a8SXu Yang struct pmu *pmu = dev_get_drvdata(kobj_to_dev(kobj));
297fab5e5a8SXu Yang struct ddr_pmu *ddr_pmu = to_ddr_pmu(pmu);
298fab5e5a8SXu Yang struct imx9_pmu_events_attr *eattr;
299fab5e5a8SXu Yang
300fab5e5a8SXu Yang eattr = container_of(attr, typeof(*eattr), attr.attr);
301fab5e5a8SXu Yang
302fab5e5a8SXu Yang if (!eattr->devtype_data)
303fab5e5a8SXu Yang return attr->mode;
304fab5e5a8SXu Yang
305fab5e5a8SXu Yang if (eattr->devtype_data != ddr_pmu->devtype_data)
306fab5e5a8SXu Yang return 0;
307fab5e5a8SXu Yang
308fab5e5a8SXu Yang return attr->mode;
309fab5e5a8SXu Yang }
310fab5e5a8SXu Yang
31155691f99SXu Yang static const struct attribute_group ddr_perf_events_attr_group = {
31255691f99SXu Yang .name = "events",
31355691f99SXu Yang .attrs = ddr_perf_events_attrs,
314fab5e5a8SXu Yang .is_visible = ddr_perf_events_attrs_is_visible,
31555691f99SXu Yang };
31655691f99SXu Yang
31727e4a652SXu Yang PMU_FORMAT_ATTR(event, "config:0-7,16-23");
31855691f99SXu Yang PMU_FORMAT_ATTR(counter, "config:8-15");
31955691f99SXu Yang PMU_FORMAT_ATTR(axi_id, "config1:0-17");
32055691f99SXu Yang PMU_FORMAT_ATTR(axi_mask, "config2:0-17");
32155691f99SXu Yang
32255691f99SXu Yang static struct attribute *ddr_perf_format_attrs[] = {
32355691f99SXu Yang &format_attr_event.attr,
32455691f99SXu Yang &format_attr_counter.attr,
32555691f99SXu Yang &format_attr_axi_id.attr,
32655691f99SXu Yang &format_attr_axi_mask.attr,
32755691f99SXu Yang NULL,
32855691f99SXu Yang };
32955691f99SXu Yang
33055691f99SXu Yang static const struct attribute_group ddr_perf_format_attr_group = {
33155691f99SXu Yang .name = "format",
33255691f99SXu Yang .attrs = ddr_perf_format_attrs,
33355691f99SXu Yang };
33455691f99SXu Yang
33555691f99SXu Yang static const struct attribute_group *attr_groups[] = {
33655691f99SXu Yang &ddr_perf_identifier_attr_group,
33755691f99SXu Yang &ddr_perf_cpumask_attr_group,
33855691f99SXu Yang &ddr_perf_events_attr_group,
33955691f99SXu Yang &ddr_perf_format_attr_group,
34055691f99SXu Yang NULL,
34155691f99SXu Yang };
34255691f99SXu Yang
ddr_perf_clear_counter(struct ddr_pmu * pmu,int counter)34355691f99SXu Yang static void ddr_perf_clear_counter(struct ddr_pmu *pmu, int counter)
34455691f99SXu Yang {
34555691f99SXu Yang if (counter == CYCLES_COUNTER) {
34655691f99SXu Yang writel(0, pmu->base + PMC(counter) + 0x4);
34755691f99SXu Yang writel(0, pmu->base + PMC(counter));
34855691f99SXu Yang } else {
34955691f99SXu Yang writel(0, pmu->base + PMC(counter));
35055691f99SXu Yang }
35155691f99SXu Yang }
35255691f99SXu Yang
ddr_perf_read_counter(struct ddr_pmu * pmu,int counter)35355691f99SXu Yang static u64 ddr_perf_read_counter(struct ddr_pmu *pmu, int counter)
35455691f99SXu Yang {
35555691f99SXu Yang u32 val_lower, val_upper;
35655691f99SXu Yang u64 val;
35755691f99SXu Yang
35855691f99SXu Yang if (counter != CYCLES_COUNTER) {
35955691f99SXu Yang val = readl_relaxed(pmu->base + PMC(counter));
36055691f99SXu Yang goto out;
36155691f99SXu Yang }
36255691f99SXu Yang
36355691f99SXu Yang /* special handling for reading 64bit cycle counter */
36455691f99SXu Yang do {
36555691f99SXu Yang val_upper = readl_relaxed(pmu->base + PMC(counter) + 0x4);
36655691f99SXu Yang val_lower = readl_relaxed(pmu->base + PMC(counter));
36755691f99SXu Yang } while (val_upper != readl_relaxed(pmu->base + PMC(counter) + 0x4));
36855691f99SXu Yang
36955691f99SXu Yang val = val_upper;
37055691f99SXu Yang val = (val << 32);
37155691f99SXu Yang val |= val_lower;
37255691f99SXu Yang out:
37355691f99SXu Yang return val;
37455691f99SXu Yang }
37555691f99SXu Yang
ddr_perf_counter_global_config(struct ddr_pmu * pmu,bool enable)37655691f99SXu Yang static void ddr_perf_counter_global_config(struct ddr_pmu *pmu, bool enable)
37755691f99SXu Yang {
37855691f99SXu Yang u32 ctrl;
37955691f99SXu Yang
38055691f99SXu Yang ctrl = readl_relaxed(pmu->base + PMGC0);
38155691f99SXu Yang
38255691f99SXu Yang if (enable) {
38355691f99SXu Yang /*
38455691f99SXu Yang * The performance monitor must be reset before event counting
38555691f99SXu Yang * sequences. The performance monitor can be reset by first freezing
38655691f99SXu Yang * one or more counters and then clearing the freeze condition to
38755691f99SXu Yang * allow the counters to count according to the settings in the
38855691f99SXu Yang * performance monitor registers. Counters can be frozen individually
38955691f99SXu Yang * by setting PMLCAn[FC] bits, or simultaneously by setting PMGC0[FAC].
39055691f99SXu Yang * Simply clearing these freeze bits will then allow the performance
39155691f99SXu Yang * monitor to begin counting based on the register settings.
39255691f99SXu Yang */
39355691f99SXu Yang ctrl |= PMGC0_FAC;
39455691f99SXu Yang writel(ctrl, pmu->base + PMGC0);
39555691f99SXu Yang
39655691f99SXu Yang /*
39755691f99SXu Yang * Freeze all counters disabled, interrupt enabled, and freeze
39855691f99SXu Yang * counters on condition enabled.
39955691f99SXu Yang */
40055691f99SXu Yang ctrl &= ~PMGC0_FAC;
40155691f99SXu Yang ctrl |= PMGC0_PMIE | PMGC0_FCECE;
40255691f99SXu Yang writel(ctrl, pmu->base + PMGC0);
40355691f99SXu Yang } else {
40455691f99SXu Yang ctrl |= PMGC0_FAC;
40555691f99SXu Yang ctrl &= ~(PMGC0_PMIE | PMGC0_FCECE);
40655691f99SXu Yang writel(ctrl, pmu->base + PMGC0);
40755691f99SXu Yang }
40855691f99SXu Yang }
40955691f99SXu Yang
ddr_perf_counter_local_config(struct ddr_pmu * pmu,int config,int counter,bool enable)41055691f99SXu Yang static void ddr_perf_counter_local_config(struct ddr_pmu *pmu, int config,
41155691f99SXu Yang int counter, bool enable)
41255691f99SXu Yang {
41355691f99SXu Yang u32 ctrl_a;
4144773dd10SXu Yang int event;
41555691f99SXu Yang
41655691f99SXu Yang ctrl_a = readl_relaxed(pmu->base + PMLCA(counter));
4174773dd10SXu Yang event = FIELD_GET(CONFIG_EVENT_MASK, config);
41855691f99SXu Yang
41955691f99SXu Yang if (enable) {
42055691f99SXu Yang ctrl_a |= PMLCA_FC;
42155691f99SXu Yang writel(ctrl_a, pmu->base + PMLCA(counter));
42255691f99SXu Yang
42355691f99SXu Yang ddr_perf_clear_counter(pmu, counter);
42455691f99SXu Yang
42555691f99SXu Yang /* Freeze counter disabled, condition enabled, and program event.*/
42655691f99SXu Yang ctrl_a &= ~PMLCA_FC;
42755691f99SXu Yang ctrl_a |= PMLCA_CE;
42855691f99SXu Yang ctrl_a &= ~FIELD_PREP(PMLCA_EVENT, 0x7F);
4294773dd10SXu Yang ctrl_a |= FIELD_PREP(PMLCA_EVENT, event);
43055691f99SXu Yang writel(ctrl_a, pmu->base + PMLCA(counter));
43155691f99SXu Yang } else {
43255691f99SXu Yang /* Freeze counter. */
43355691f99SXu Yang ctrl_a |= PMLCA_FC;
43455691f99SXu Yang writel(ctrl_a, pmu->base + PMLCA(counter));
43555691f99SXu Yang }
43655691f99SXu Yang }
43755691f99SXu Yang
imx93_ddr_perf_monitor_config(struct ddr_pmu * pmu,int event,int counter,int axi_id,int axi_mask)438fab5e5a8SXu Yang static void imx93_ddr_perf_monitor_config(struct ddr_pmu *pmu, int event,
43927e4a652SXu Yang int counter, int axi_id, int axi_mask)
44055691f99SXu Yang {
44155691f99SXu Yang u32 pmcfg1, pmcfg2;
442fab5e5a8SXu Yang u32 mask[] = { MX93_PMCFG1_RD_TRANS_FILT_EN,
443fab5e5a8SXu Yang MX93_PMCFG1_WR_TRANS_FILT_EN,
444fab5e5a8SXu Yang MX93_PMCFG1_RD_BT_FILT_EN };
44555691f99SXu Yang
44655691f99SXu Yang pmcfg1 = readl_relaxed(pmu->base + PMCFG1);
44755691f99SXu Yang
448fab5e5a8SXu Yang if (counter >= 2 && counter <= 4)
449fab5e5a8SXu Yang pmcfg1 = event == 73 ? pmcfg1 | mask[counter - 2] :
450fab5e5a8SXu Yang pmcfg1 & ~mask[counter - 2];
45155691f99SXu Yang
452fab5e5a8SXu Yang pmcfg1 &= ~FIELD_PREP(MX93_PMCFG1_ID_MASK, 0x3FFFF);
453fab5e5a8SXu Yang pmcfg1 |= FIELD_PREP(MX93_PMCFG1_ID_MASK, axi_mask);
454fab5e5a8SXu Yang writel_relaxed(pmcfg1, pmu->base + PMCFG1);
45555691f99SXu Yang
45655691f99SXu Yang pmcfg2 = readl_relaxed(pmu->base + PMCFG2);
457fab5e5a8SXu Yang pmcfg2 &= ~FIELD_PREP(MX93_PMCFG2_ID, 0x3FFFF);
458fab5e5a8SXu Yang pmcfg2 |= FIELD_PREP(MX93_PMCFG2_ID, axi_id);
459fab5e5a8SXu Yang writel_relaxed(pmcfg2, pmu->base + PMCFG2);
46055691f99SXu Yang }
46155691f99SXu Yang
imx95_ddr_perf_monitor_config(struct ddr_pmu * pmu,int event,int counter,int axi_id,int axi_mask)462*d0d7c66cSXu Yang static void imx95_ddr_perf_monitor_config(struct ddr_pmu *pmu, int event,
463*d0d7c66cSXu Yang int counter, int axi_id, int axi_mask)
464*d0d7c66cSXu Yang {
465*d0d7c66cSXu Yang u32 pmcfg1, pmcfg, offset = 0;
466*d0d7c66cSXu Yang
467*d0d7c66cSXu Yang pmcfg1 = readl_relaxed(pmu->base + PMCFG1);
468*d0d7c66cSXu Yang
469*d0d7c66cSXu Yang if (event == 73) {
470*d0d7c66cSXu Yang switch (counter) {
471*d0d7c66cSXu Yang case 2:
472*d0d7c66cSXu Yang pmcfg1 |= MX95_PMCFG1_WR_BEAT_FILT_EN;
473*d0d7c66cSXu Yang offset = PMCFG3;
474*d0d7c66cSXu Yang break;
475*d0d7c66cSXu Yang case 3:
476*d0d7c66cSXu Yang pmcfg1 |= MX95_PMCFG1_RD_BEAT_FILT_EN;
477*d0d7c66cSXu Yang offset = PMCFG4;
478*d0d7c66cSXu Yang break;
479*d0d7c66cSXu Yang case 4:
480*d0d7c66cSXu Yang pmcfg1 |= MX95_PMCFG1_RD_BEAT_FILT_EN;
481*d0d7c66cSXu Yang offset = PMCFG5;
482*d0d7c66cSXu Yang break;
483*d0d7c66cSXu Yang case 5:
484*d0d7c66cSXu Yang pmcfg1 |= MX95_PMCFG1_RD_BEAT_FILT_EN;
485*d0d7c66cSXu Yang offset = PMCFG6;
486*d0d7c66cSXu Yang break;
487*d0d7c66cSXu Yang }
488*d0d7c66cSXu Yang } else {
489*d0d7c66cSXu Yang switch (counter) {
490*d0d7c66cSXu Yang case 2:
491*d0d7c66cSXu Yang pmcfg1 &= ~MX95_PMCFG1_WR_BEAT_FILT_EN;
492*d0d7c66cSXu Yang break;
493*d0d7c66cSXu Yang case 3:
494*d0d7c66cSXu Yang case 4:
495*d0d7c66cSXu Yang case 5:
496*d0d7c66cSXu Yang pmcfg1 &= ~MX95_PMCFG1_RD_BEAT_FILT_EN;
497*d0d7c66cSXu Yang break;
498*d0d7c66cSXu Yang }
499*d0d7c66cSXu Yang }
500*d0d7c66cSXu Yang
501*d0d7c66cSXu Yang writel_relaxed(pmcfg1, pmu->base + PMCFG1);
502*d0d7c66cSXu Yang
503*d0d7c66cSXu Yang if (offset) {
504*d0d7c66cSXu Yang pmcfg = readl_relaxed(pmu->base + offset);
505*d0d7c66cSXu Yang pmcfg &= ~(FIELD_PREP(MX95_PMCFG_ID_MASK, 0x3FF) |
506*d0d7c66cSXu Yang FIELD_PREP(MX95_PMCFG_ID, 0x3FF));
507*d0d7c66cSXu Yang pmcfg |= (FIELD_PREP(MX95_PMCFG_ID_MASK, axi_mask) |
508*d0d7c66cSXu Yang FIELD_PREP(MX95_PMCFG_ID, axi_id));
509*d0d7c66cSXu Yang writel_relaxed(pmcfg, pmu->base + offset);
510*d0d7c66cSXu Yang }
511*d0d7c66cSXu Yang }
512*d0d7c66cSXu Yang
ddr_perf_event_update(struct perf_event * event)51355691f99SXu Yang static void ddr_perf_event_update(struct perf_event *event)
51455691f99SXu Yang {
51555691f99SXu Yang struct ddr_pmu *pmu = to_ddr_pmu(event->pmu);
51655691f99SXu Yang struct hw_perf_event *hwc = &event->hw;
51755691f99SXu Yang int counter = hwc->idx;
51855691f99SXu Yang u64 new_raw_count;
51955691f99SXu Yang
52055691f99SXu Yang new_raw_count = ddr_perf_read_counter(pmu, counter);
52155691f99SXu Yang local64_add(new_raw_count, &event->count);
52255691f99SXu Yang
52355691f99SXu Yang /* clear counter's value every time */
52455691f99SXu Yang ddr_perf_clear_counter(pmu, counter);
52555691f99SXu Yang }
52655691f99SXu Yang
ddr_perf_event_init(struct perf_event * event)52755691f99SXu Yang static int ddr_perf_event_init(struct perf_event *event)
52855691f99SXu Yang {
52955691f99SXu Yang struct ddr_pmu *pmu = to_ddr_pmu(event->pmu);
53055691f99SXu Yang struct hw_perf_event *hwc = &event->hw;
53155691f99SXu Yang struct perf_event *sibling;
53255691f99SXu Yang
53355691f99SXu Yang if (event->attr.type != event->pmu->type)
53455691f99SXu Yang return -ENOENT;
53555691f99SXu Yang
53655691f99SXu Yang if (is_sampling_event(event) || event->attach_state & PERF_ATTACH_TASK)
53755691f99SXu Yang return -EOPNOTSUPP;
53855691f99SXu Yang
53955691f99SXu Yang if (event->cpu < 0) {
54055691f99SXu Yang dev_warn(pmu->dev, "Can't provide per-task data!\n");
54155691f99SXu Yang return -EOPNOTSUPP;
54255691f99SXu Yang }
54355691f99SXu Yang
54455691f99SXu Yang /*
54555691f99SXu Yang * We must NOT create groups containing mixed PMUs, although software
54655691f99SXu Yang * events are acceptable (for example to create a CCN group
54755691f99SXu Yang * periodically read when a hrtimer aka cpu-clock leader triggers).
54855691f99SXu Yang */
54955691f99SXu Yang if (event->group_leader->pmu != event->pmu &&
55055691f99SXu Yang !is_software_event(event->group_leader))
55155691f99SXu Yang return -EINVAL;
55255691f99SXu Yang
55355691f99SXu Yang for_each_sibling_event(sibling, event->group_leader) {
55455691f99SXu Yang if (sibling->pmu != event->pmu &&
55555691f99SXu Yang !is_software_event(sibling))
55655691f99SXu Yang return -EINVAL;
55755691f99SXu Yang }
55855691f99SXu Yang
55955691f99SXu Yang event->cpu = pmu->cpu;
56055691f99SXu Yang hwc->idx = -1;
56155691f99SXu Yang
56255691f99SXu Yang return 0;
56355691f99SXu Yang }
56455691f99SXu Yang
ddr_perf_event_start(struct perf_event * event,int flags)56555691f99SXu Yang static void ddr_perf_event_start(struct perf_event *event, int flags)
56655691f99SXu Yang {
56755691f99SXu Yang struct ddr_pmu *pmu = to_ddr_pmu(event->pmu);
56855691f99SXu Yang struct hw_perf_event *hwc = &event->hw;
56955691f99SXu Yang int counter = hwc->idx;
57055691f99SXu Yang
57155691f99SXu Yang local64_set(&hwc->prev_count, 0);
57255691f99SXu Yang
57355691f99SXu Yang ddr_perf_counter_local_config(pmu, event->attr.config, counter, true);
57455691f99SXu Yang hwc->state = 0;
57555691f99SXu Yang }
57655691f99SXu Yang
ddr_perf_alloc_counter(struct ddr_pmu * pmu,int event,int counter)57727e4a652SXu Yang static int ddr_perf_alloc_counter(struct ddr_pmu *pmu, int event, int counter)
57827e4a652SXu Yang {
57927e4a652SXu Yang int i;
58027e4a652SXu Yang
58127e4a652SXu Yang if (event == CYCLES_EVENT_ID) {
58227e4a652SXu Yang // Cycles counter is dedicated for cycle event.
58327e4a652SXu Yang if (pmu->events[CYCLES_COUNTER] == NULL)
58427e4a652SXu Yang return CYCLES_COUNTER;
58527e4a652SXu Yang } else if (counter != 0) {
58627e4a652SXu Yang // Counter specific event use specific counter.
58727e4a652SXu Yang if (pmu->events[counter] == NULL)
58827e4a652SXu Yang return counter;
58927e4a652SXu Yang } else {
59027e4a652SXu Yang // Auto allocate counter for referene event.
59127e4a652SXu Yang for (i = 1; i < NUM_COUNTERS; i++)
59227e4a652SXu Yang if (pmu->events[i] == NULL)
59327e4a652SXu Yang return i;
59427e4a652SXu Yang }
59527e4a652SXu Yang
59627e4a652SXu Yang return -ENOENT;
59727e4a652SXu Yang }
59827e4a652SXu Yang
ddr_perf_event_add(struct perf_event * event,int flags)59955691f99SXu Yang static int ddr_perf_event_add(struct perf_event *event, int flags)
60055691f99SXu Yang {
60155691f99SXu Yang struct ddr_pmu *pmu = to_ddr_pmu(event->pmu);
60255691f99SXu Yang struct hw_perf_event *hwc = &event->hw;
60355691f99SXu Yang int cfg = event->attr.config;
60455691f99SXu Yang int cfg1 = event->attr.config1;
60555691f99SXu Yang int cfg2 = event->attr.config2;
60627e4a652SXu Yang int event_id, counter;
60755691f99SXu Yang
60827e4a652SXu Yang event_id = FIELD_GET(CONFIG_EVENT_MASK, cfg);
6094773dd10SXu Yang counter = FIELD_GET(CONFIG_COUNTER_MASK, cfg);
61055691f99SXu Yang
61127e4a652SXu Yang counter = ddr_perf_alloc_counter(pmu, event_id, counter);
61227e4a652SXu Yang if (counter < 0) {
61327e4a652SXu Yang dev_dbg(pmu->dev, "There are not enough counters\n");
61427e4a652SXu Yang return -EOPNOTSUPP;
61527e4a652SXu Yang }
61627e4a652SXu Yang
61755691f99SXu Yang pmu->events[counter] = event;
61855691f99SXu Yang pmu->active_events++;
61955691f99SXu Yang hwc->idx = counter;
62055691f99SXu Yang hwc->state |= PERF_HES_STOPPED;
62155691f99SXu Yang
622*d0d7c66cSXu Yang if (is_imx93(pmu))
62355691f99SXu Yang /* read trans, write trans, read beat */
624fab5e5a8SXu Yang imx93_ddr_perf_monitor_config(pmu, event_id, counter, cfg1, cfg2);
62555691f99SXu Yang
626*d0d7c66cSXu Yang if (is_imx95(pmu))
627*d0d7c66cSXu Yang /* write beat, read beat2, read beat1, read beat */
628*d0d7c66cSXu Yang imx95_ddr_perf_monitor_config(pmu, event_id, counter, cfg1, cfg2);
629*d0d7c66cSXu Yang
630ac9aa295SXu Yang if (flags & PERF_EF_START)
631ac9aa295SXu Yang ddr_perf_event_start(event, flags);
632ac9aa295SXu Yang
63355691f99SXu Yang return 0;
63455691f99SXu Yang }
63555691f99SXu Yang
ddr_perf_event_stop(struct perf_event * event,int flags)63655691f99SXu Yang static void ddr_perf_event_stop(struct perf_event *event, int flags)
63755691f99SXu Yang {
63855691f99SXu Yang struct ddr_pmu *pmu = to_ddr_pmu(event->pmu);
63955691f99SXu Yang struct hw_perf_event *hwc = &event->hw;
64055691f99SXu Yang int counter = hwc->idx;
64155691f99SXu Yang
64255691f99SXu Yang ddr_perf_counter_local_config(pmu, event->attr.config, counter, false);
64355691f99SXu Yang ddr_perf_event_update(event);
64455691f99SXu Yang
64555691f99SXu Yang hwc->state |= PERF_HES_STOPPED;
64655691f99SXu Yang }
64755691f99SXu Yang
ddr_perf_event_del(struct perf_event * event,int flags)64855691f99SXu Yang static void ddr_perf_event_del(struct perf_event *event, int flags)
64955691f99SXu Yang {
65055691f99SXu Yang struct ddr_pmu *pmu = to_ddr_pmu(event->pmu);
65155691f99SXu Yang struct hw_perf_event *hwc = &event->hw;
65227e4a652SXu Yang int counter = hwc->idx;
65355691f99SXu Yang
65455691f99SXu Yang ddr_perf_event_stop(event, PERF_EF_UPDATE);
65555691f99SXu Yang
65627e4a652SXu Yang pmu->events[counter] = NULL;
65755691f99SXu Yang pmu->active_events--;
65855691f99SXu Yang hwc->idx = -1;
65955691f99SXu Yang }
66055691f99SXu Yang
ddr_perf_pmu_enable(struct pmu * pmu)66155691f99SXu Yang static void ddr_perf_pmu_enable(struct pmu *pmu)
66255691f99SXu Yang {
66355691f99SXu Yang struct ddr_pmu *ddr_pmu = to_ddr_pmu(pmu);
66455691f99SXu Yang
66555691f99SXu Yang ddr_perf_counter_global_config(ddr_pmu, true);
66655691f99SXu Yang }
66755691f99SXu Yang
ddr_perf_pmu_disable(struct pmu * pmu)66855691f99SXu Yang static void ddr_perf_pmu_disable(struct pmu *pmu)
66955691f99SXu Yang {
67055691f99SXu Yang struct ddr_pmu *ddr_pmu = to_ddr_pmu(pmu);
67155691f99SXu Yang
67255691f99SXu Yang ddr_perf_counter_global_config(ddr_pmu, false);
67355691f99SXu Yang }
67455691f99SXu Yang
ddr_perf_init(struct ddr_pmu * pmu,void __iomem * base,struct device * dev)67555691f99SXu Yang static void ddr_perf_init(struct ddr_pmu *pmu, void __iomem *base,
67655691f99SXu Yang struct device *dev)
67755691f99SXu Yang {
67855691f99SXu Yang *pmu = (struct ddr_pmu) {
67955691f99SXu Yang .pmu = (struct pmu) {
68055691f99SXu Yang .module = THIS_MODULE,
68155691f99SXu Yang .capabilities = PERF_PMU_CAP_NO_EXCLUDE,
68255691f99SXu Yang .task_ctx_nr = perf_invalid_context,
68355691f99SXu Yang .attr_groups = attr_groups,
68455691f99SXu Yang .event_init = ddr_perf_event_init,
68555691f99SXu Yang .add = ddr_perf_event_add,
68655691f99SXu Yang .del = ddr_perf_event_del,
68755691f99SXu Yang .start = ddr_perf_event_start,
68855691f99SXu Yang .stop = ddr_perf_event_stop,
68955691f99SXu Yang .read = ddr_perf_event_update,
69055691f99SXu Yang .pmu_enable = ddr_perf_pmu_enable,
69155691f99SXu Yang .pmu_disable = ddr_perf_pmu_disable,
69255691f99SXu Yang },
69355691f99SXu Yang .base = base,
69455691f99SXu Yang .dev = dev,
69555691f99SXu Yang };
69655691f99SXu Yang }
69755691f99SXu Yang
ddr_perf_irq_handler(int irq,void * p)69855691f99SXu Yang static irqreturn_t ddr_perf_irq_handler(int irq, void *p)
69955691f99SXu Yang {
70055691f99SXu Yang struct ddr_pmu *pmu = (struct ddr_pmu *)p;
70155691f99SXu Yang struct perf_event *event;
70255691f99SXu Yang int i;
70355691f99SXu Yang
70455691f99SXu Yang /*
70555691f99SXu Yang * Counters can generate an interrupt on an overflow when msb of a
70655691f99SXu Yang * counter changes from 0 to 1. For the interrupt to be signalled,
70755691f99SXu Yang * below condition mush be satisfied:
70855691f99SXu Yang * PMGC0[PMIE] = 1, PMGC0[FCECE] = 1, PMLCAn[CE] = 1
70955691f99SXu Yang * When an interrupt is signalled, PMGC0[FAC] is set by hardware and
71055691f99SXu Yang * all of the registers are frozen.
71155691f99SXu Yang * Software can clear the interrupt condition by resetting the performance
71255691f99SXu Yang * monitor and clearing the most significant bit of the counter that
71355691f99SXu Yang * generate the overflow.
71455691f99SXu Yang */
71555691f99SXu Yang for (i = 0; i < NUM_COUNTERS; i++) {
71655691f99SXu Yang if (!pmu->events[i])
71755691f99SXu Yang continue;
71855691f99SXu Yang
71955691f99SXu Yang event = pmu->events[i];
72055691f99SXu Yang
72155691f99SXu Yang ddr_perf_event_update(event);
72255691f99SXu Yang }
72355691f99SXu Yang
72455691f99SXu Yang ddr_perf_counter_global_config(pmu, true);
72555691f99SXu Yang
72655691f99SXu Yang return IRQ_HANDLED;
72755691f99SXu Yang }
72855691f99SXu Yang
ddr_perf_offline_cpu(unsigned int cpu,struct hlist_node * node)72955691f99SXu Yang static int ddr_perf_offline_cpu(unsigned int cpu, struct hlist_node *node)
73055691f99SXu Yang {
73155691f99SXu Yang struct ddr_pmu *pmu = hlist_entry_safe(node, struct ddr_pmu, node);
73255691f99SXu Yang int target;
73355691f99SXu Yang
73455691f99SXu Yang if (cpu != pmu->cpu)
73555691f99SXu Yang return 0;
73655691f99SXu Yang
73755691f99SXu Yang target = cpumask_any_but(cpu_online_mask, cpu);
73855691f99SXu Yang if (target >= nr_cpu_ids)
73955691f99SXu Yang return 0;
74055691f99SXu Yang
74155691f99SXu Yang perf_pmu_migrate_context(&pmu->pmu, cpu, target);
74255691f99SXu Yang pmu->cpu = target;
74355691f99SXu Yang
74455691f99SXu Yang WARN_ON(irq_set_affinity(pmu->irq, cpumask_of(pmu->cpu)));
74555691f99SXu Yang
74655691f99SXu Yang return 0;
74755691f99SXu Yang }
74855691f99SXu Yang
ddr_perf_probe(struct platform_device * pdev)74955691f99SXu Yang static int ddr_perf_probe(struct platform_device *pdev)
75055691f99SXu Yang {
75155691f99SXu Yang struct ddr_pmu *pmu;
75255691f99SXu Yang void __iomem *base;
75355691f99SXu Yang int ret, irq;
75455691f99SXu Yang char *name;
75555691f99SXu Yang
75655691f99SXu Yang base = devm_platform_ioremap_resource(pdev, 0);
75755691f99SXu Yang if (IS_ERR(base))
75855691f99SXu Yang return PTR_ERR(base);
75955691f99SXu Yang
76055691f99SXu Yang pmu = devm_kzalloc(&pdev->dev, sizeof(*pmu), GFP_KERNEL);
76155691f99SXu Yang if (!pmu)
76255691f99SXu Yang return -ENOMEM;
76355691f99SXu Yang
76455691f99SXu Yang ddr_perf_init(pmu, base, &pdev->dev);
76555691f99SXu Yang
76655691f99SXu Yang pmu->devtype_data = of_device_get_match_data(&pdev->dev);
76755691f99SXu Yang
76855691f99SXu Yang platform_set_drvdata(pdev, pmu);
76955691f99SXu Yang
77079c03ed4SChristophe JAILLET pmu->id = ida_alloc(&ddr_ida, GFP_KERNEL);
77155691f99SXu Yang name = devm_kasprintf(&pdev->dev, GFP_KERNEL, DDR_PERF_DEV_NAME "%d", pmu->id);
77255691f99SXu Yang if (!name) {
77355691f99SXu Yang ret = -ENOMEM;
77455691f99SXu Yang goto format_string_err;
77555691f99SXu Yang }
77655691f99SXu Yang
77755691f99SXu Yang pmu->cpu = raw_smp_processor_id();
77855691f99SXu Yang ret = cpuhp_setup_state_multi(CPUHP_AP_ONLINE_DYN, DDR_CPUHP_CB_NAME,
77955691f99SXu Yang NULL, ddr_perf_offline_cpu);
78055691f99SXu Yang if (ret < 0) {
78155691f99SXu Yang dev_err(&pdev->dev, "Failed to add callbacks for multi state\n");
78255691f99SXu Yang goto cpuhp_state_err;
78355691f99SXu Yang }
78455691f99SXu Yang pmu->cpuhp_state = ret;
78555691f99SXu Yang
78655691f99SXu Yang /* Register the pmu instance for cpu hotplug */
78755691f99SXu Yang ret = cpuhp_state_add_instance_nocalls(pmu->cpuhp_state, &pmu->node);
78855691f99SXu Yang if (ret) {
78955691f99SXu Yang dev_err(&pdev->dev, "Error %d registering hotplug\n", ret);
79055691f99SXu Yang goto cpuhp_instance_err;
79155691f99SXu Yang }
79255691f99SXu Yang
79355691f99SXu Yang /* Request irq */
79455691f99SXu Yang irq = platform_get_irq(pdev, 0);
79555691f99SXu Yang if (irq < 0) {
79655691f99SXu Yang ret = irq;
79755691f99SXu Yang goto ddr_perf_err;
79855691f99SXu Yang }
79955691f99SXu Yang
80055691f99SXu Yang ret = devm_request_irq(&pdev->dev, irq, ddr_perf_irq_handler,
80155691f99SXu Yang IRQF_NOBALANCING | IRQF_NO_THREAD,
80255691f99SXu Yang DDR_CPUHP_CB_NAME, pmu);
80355691f99SXu Yang if (ret < 0) {
80455691f99SXu Yang dev_err(&pdev->dev, "Request irq failed: %d", ret);
80555691f99SXu Yang goto ddr_perf_err;
80655691f99SXu Yang }
80755691f99SXu Yang
80855691f99SXu Yang pmu->irq = irq;
80955691f99SXu Yang ret = irq_set_affinity(pmu->irq, cpumask_of(pmu->cpu));
81055691f99SXu Yang if (ret) {
81155691f99SXu Yang dev_err(pmu->dev, "Failed to set interrupt affinity\n");
81255691f99SXu Yang goto ddr_perf_err;
81355691f99SXu Yang }
81455691f99SXu Yang
81555691f99SXu Yang ret = perf_pmu_register(&pmu->pmu, name, -1);
81655691f99SXu Yang if (ret)
81755691f99SXu Yang goto ddr_perf_err;
81855691f99SXu Yang
81955691f99SXu Yang return 0;
82055691f99SXu Yang
82155691f99SXu Yang ddr_perf_err:
82255691f99SXu Yang cpuhp_state_remove_instance_nocalls(pmu->cpuhp_state, &pmu->node);
82355691f99SXu Yang cpuhp_instance_err:
82455691f99SXu Yang cpuhp_remove_multi_state(pmu->cpuhp_state);
82555691f99SXu Yang cpuhp_state_err:
82655691f99SXu Yang format_string_err:
82779c03ed4SChristophe JAILLET ida_free(&ddr_ida, pmu->id);
82855691f99SXu Yang dev_warn(&pdev->dev, "i.MX9 DDR Perf PMU failed (%d), disabled\n", ret);
82955691f99SXu Yang return ret;
83055691f99SXu Yang }
83155691f99SXu Yang
ddr_perf_remove(struct platform_device * pdev)83278da2a93SUwe Kleine-König static void ddr_perf_remove(struct platform_device *pdev)
83355691f99SXu Yang {
83455691f99SXu Yang struct ddr_pmu *pmu = platform_get_drvdata(pdev);
83555691f99SXu Yang
83655691f99SXu Yang cpuhp_state_remove_instance_nocalls(pmu->cpuhp_state, &pmu->node);
83755691f99SXu Yang cpuhp_remove_multi_state(pmu->cpuhp_state);
83855691f99SXu Yang
83955691f99SXu Yang perf_pmu_unregister(&pmu->pmu);
84055691f99SXu Yang
84179c03ed4SChristophe JAILLET ida_free(&ddr_ida, pmu->id);
84255691f99SXu Yang }
84355691f99SXu Yang
84455691f99SXu Yang static struct platform_driver imx_ddr_pmu_driver = {
84555691f99SXu Yang .driver = {
84655691f99SXu Yang .name = "imx9-ddr-pmu",
84755691f99SXu Yang .of_match_table = imx_ddr_pmu_dt_ids,
84855691f99SXu Yang .suppress_bind_attrs = true,
84955691f99SXu Yang },
85055691f99SXu Yang .probe = ddr_perf_probe,
85178da2a93SUwe Kleine-König .remove_new = ddr_perf_remove,
85255691f99SXu Yang };
85355691f99SXu Yang module_platform_driver(imx_ddr_pmu_driver);
85455691f99SXu Yang
85555691f99SXu Yang MODULE_AUTHOR("Xu Yang <xu.yang_2@nxp.com>");
85655691f99SXu Yang MODULE_LICENSE("GPL v2");
85755691f99SXu Yang MODULE_DESCRIPTION("DDRC PerfMon for i.MX9 SoCs");
858