1*71e2f4ddSJiaxun Yang // SPDX-License-Identifier: GPL-2.0-or-later
2*71e2f4ddSJiaxun Yang /*
3*71e2f4ddSJiaxun Yang * the ACC Virtual Support Module of AMD CS5536
4*71e2f4ddSJiaxun Yang *
5*71e2f4ddSJiaxun Yang * Copyright (C) 2007 Lemote, Inc.
6*71e2f4ddSJiaxun Yang * Author : jlliu, liujl@lemote.com
7*71e2f4ddSJiaxun Yang *
8*71e2f4ddSJiaxun Yang * Copyright (C) 2009 Lemote, Inc.
9*71e2f4ddSJiaxun Yang * Author: Wu Zhangjin, wuzhangjin@gmail.com
10*71e2f4ddSJiaxun Yang */
11*71e2f4ddSJiaxun Yang
12*71e2f4ddSJiaxun Yang #include <cs5536/cs5536.h>
13*71e2f4ddSJiaxun Yang #include <cs5536/cs5536_pci.h>
14*71e2f4ddSJiaxun Yang
pci_acc_write_reg(int reg,u32 value)15*71e2f4ddSJiaxun Yang void pci_acc_write_reg(int reg, u32 value)
16*71e2f4ddSJiaxun Yang {
17*71e2f4ddSJiaxun Yang u32 hi = 0, lo = value;
18*71e2f4ddSJiaxun Yang
19*71e2f4ddSJiaxun Yang switch (reg) {
20*71e2f4ddSJiaxun Yang case PCI_COMMAND:
21*71e2f4ddSJiaxun Yang _rdmsr(GLIU_MSR_REG(GLIU_PAE), &hi, &lo);
22*71e2f4ddSJiaxun Yang if (value & PCI_COMMAND_MASTER)
23*71e2f4ddSJiaxun Yang lo |= (0x03 << 8);
24*71e2f4ddSJiaxun Yang else
25*71e2f4ddSJiaxun Yang lo &= ~(0x03 << 8);
26*71e2f4ddSJiaxun Yang _wrmsr(GLIU_MSR_REG(GLIU_PAE), hi, lo);
27*71e2f4ddSJiaxun Yang break;
28*71e2f4ddSJiaxun Yang case PCI_STATUS:
29*71e2f4ddSJiaxun Yang if (value & PCI_STATUS_PARITY) {
30*71e2f4ddSJiaxun Yang _rdmsr(SB_MSR_REG(SB_ERROR), &hi, &lo);
31*71e2f4ddSJiaxun Yang if (lo & SB_PARE_ERR_FLAG) {
32*71e2f4ddSJiaxun Yang lo = (lo & 0x0000ffff) | SB_PARE_ERR_FLAG;
33*71e2f4ddSJiaxun Yang _wrmsr(SB_MSR_REG(SB_ERROR), hi, lo);
34*71e2f4ddSJiaxun Yang }
35*71e2f4ddSJiaxun Yang }
36*71e2f4ddSJiaxun Yang break;
37*71e2f4ddSJiaxun Yang case PCI_BAR0_REG:
38*71e2f4ddSJiaxun Yang if (value == PCI_BAR_RANGE_MASK) {
39*71e2f4ddSJiaxun Yang _rdmsr(GLCP_MSR_REG(GLCP_SOFT_COM), &hi, &lo);
40*71e2f4ddSJiaxun Yang lo |= SOFT_BAR_ACC_FLAG;
41*71e2f4ddSJiaxun Yang _wrmsr(GLCP_MSR_REG(GLCP_SOFT_COM), hi, lo);
42*71e2f4ddSJiaxun Yang } else if (value & 0x01) {
43*71e2f4ddSJiaxun Yang value &= 0xfffffffc;
44*71e2f4ddSJiaxun Yang hi = 0xA0000000 | ((value & 0x000ff000) >> 12);
45*71e2f4ddSJiaxun Yang lo = 0x000fff80 | ((value & 0x00000fff) << 20);
46*71e2f4ddSJiaxun Yang _wrmsr(GLIU_MSR_REG(GLIU_IOD_BM1), hi, lo);
47*71e2f4ddSJiaxun Yang }
48*71e2f4ddSJiaxun Yang break;
49*71e2f4ddSJiaxun Yang case PCI_ACC_INT_REG:
50*71e2f4ddSJiaxun Yang _rdmsr(DIVIL_MSR_REG(PIC_YSEL_LOW), &hi, &lo);
51*71e2f4ddSJiaxun Yang /* disable all the usb interrupt in PIC */
52*71e2f4ddSJiaxun Yang lo &= ~(0xf << PIC_YSEL_LOW_ACC_SHIFT);
53*71e2f4ddSJiaxun Yang if (value) /* enable all the acc interrupt in PIC */
54*71e2f4ddSJiaxun Yang lo |= (CS5536_ACC_INTR << PIC_YSEL_LOW_ACC_SHIFT);
55*71e2f4ddSJiaxun Yang _wrmsr(DIVIL_MSR_REG(PIC_YSEL_LOW), hi, lo);
56*71e2f4ddSJiaxun Yang break;
57*71e2f4ddSJiaxun Yang default:
58*71e2f4ddSJiaxun Yang break;
59*71e2f4ddSJiaxun Yang }
60*71e2f4ddSJiaxun Yang }
61*71e2f4ddSJiaxun Yang
pci_acc_read_reg(int reg)62*71e2f4ddSJiaxun Yang u32 pci_acc_read_reg(int reg)
63*71e2f4ddSJiaxun Yang {
64*71e2f4ddSJiaxun Yang u32 hi, lo;
65*71e2f4ddSJiaxun Yang u32 conf_data = 0;
66*71e2f4ddSJiaxun Yang
67*71e2f4ddSJiaxun Yang switch (reg) {
68*71e2f4ddSJiaxun Yang case PCI_VENDOR_ID:
69*71e2f4ddSJiaxun Yang conf_data =
70*71e2f4ddSJiaxun Yang CFG_PCI_VENDOR_ID(CS5536_ACC_DEVICE_ID, CS5536_VENDOR_ID);
71*71e2f4ddSJiaxun Yang break;
72*71e2f4ddSJiaxun Yang case PCI_COMMAND:
73*71e2f4ddSJiaxun Yang _rdmsr(GLIU_MSR_REG(GLIU_IOD_BM1), &hi, &lo);
74*71e2f4ddSJiaxun Yang if (((lo & 0xfff00000) || (hi & 0x000000ff))
75*71e2f4ddSJiaxun Yang && ((hi & 0xf0000000) == 0xa0000000))
76*71e2f4ddSJiaxun Yang conf_data |= PCI_COMMAND_IO;
77*71e2f4ddSJiaxun Yang _rdmsr(GLIU_MSR_REG(GLIU_PAE), &hi, &lo);
78*71e2f4ddSJiaxun Yang if ((lo & 0x300) == 0x300)
79*71e2f4ddSJiaxun Yang conf_data |= PCI_COMMAND_MASTER;
80*71e2f4ddSJiaxun Yang break;
81*71e2f4ddSJiaxun Yang case PCI_STATUS:
82*71e2f4ddSJiaxun Yang conf_data |= PCI_STATUS_66MHZ;
83*71e2f4ddSJiaxun Yang conf_data |= PCI_STATUS_FAST_BACK;
84*71e2f4ddSJiaxun Yang _rdmsr(SB_MSR_REG(SB_ERROR), &hi, &lo);
85*71e2f4ddSJiaxun Yang if (lo & SB_PARE_ERR_FLAG)
86*71e2f4ddSJiaxun Yang conf_data |= PCI_STATUS_PARITY;
87*71e2f4ddSJiaxun Yang conf_data |= PCI_STATUS_DEVSEL_MEDIUM;
88*71e2f4ddSJiaxun Yang break;
89*71e2f4ddSJiaxun Yang case PCI_CLASS_REVISION:
90*71e2f4ddSJiaxun Yang _rdmsr(ACC_MSR_REG(ACC_CAP), &hi, &lo);
91*71e2f4ddSJiaxun Yang conf_data = lo & 0x000000ff;
92*71e2f4ddSJiaxun Yang conf_data |= (CS5536_ACC_CLASS_CODE << 8);
93*71e2f4ddSJiaxun Yang break;
94*71e2f4ddSJiaxun Yang case PCI_CACHE_LINE_SIZE:
95*71e2f4ddSJiaxun Yang conf_data =
96*71e2f4ddSJiaxun Yang CFG_PCI_CACHE_LINE_SIZE(PCI_NORMAL_HEADER_TYPE,
97*71e2f4ddSJiaxun Yang PCI_NORMAL_LATENCY_TIMER);
98*71e2f4ddSJiaxun Yang break;
99*71e2f4ddSJiaxun Yang case PCI_BAR0_REG:
100*71e2f4ddSJiaxun Yang _rdmsr(GLCP_MSR_REG(GLCP_SOFT_COM), &hi, &lo);
101*71e2f4ddSJiaxun Yang if (lo & SOFT_BAR_ACC_FLAG) {
102*71e2f4ddSJiaxun Yang conf_data = CS5536_ACC_RANGE |
103*71e2f4ddSJiaxun Yang PCI_BASE_ADDRESS_SPACE_IO;
104*71e2f4ddSJiaxun Yang lo &= ~SOFT_BAR_ACC_FLAG;
105*71e2f4ddSJiaxun Yang _wrmsr(GLCP_MSR_REG(GLCP_SOFT_COM), hi, lo);
106*71e2f4ddSJiaxun Yang } else {
107*71e2f4ddSJiaxun Yang _rdmsr(GLIU_MSR_REG(GLIU_IOD_BM1), &hi, &lo);
108*71e2f4ddSJiaxun Yang conf_data = (hi & 0x000000ff) << 12;
109*71e2f4ddSJiaxun Yang conf_data |= (lo & 0xfff00000) >> 20;
110*71e2f4ddSJiaxun Yang conf_data |= 0x01;
111*71e2f4ddSJiaxun Yang conf_data &= ~0x02;
112*71e2f4ddSJiaxun Yang }
113*71e2f4ddSJiaxun Yang break;
114*71e2f4ddSJiaxun Yang case PCI_CARDBUS_CIS:
115*71e2f4ddSJiaxun Yang conf_data = PCI_CARDBUS_CIS_POINTER;
116*71e2f4ddSJiaxun Yang break;
117*71e2f4ddSJiaxun Yang case PCI_SUBSYSTEM_VENDOR_ID:
118*71e2f4ddSJiaxun Yang conf_data =
119*71e2f4ddSJiaxun Yang CFG_PCI_VENDOR_ID(CS5536_ACC_SUB_ID, CS5536_SUB_VENDOR_ID);
120*71e2f4ddSJiaxun Yang break;
121*71e2f4ddSJiaxun Yang case PCI_ROM_ADDRESS:
122*71e2f4ddSJiaxun Yang conf_data = PCI_EXPANSION_ROM_BAR;
123*71e2f4ddSJiaxun Yang break;
124*71e2f4ddSJiaxun Yang case PCI_CAPABILITY_LIST:
125*71e2f4ddSJiaxun Yang conf_data = PCI_CAPLIST_USB_POINTER;
126*71e2f4ddSJiaxun Yang break;
127*71e2f4ddSJiaxun Yang case PCI_INTERRUPT_LINE:
128*71e2f4ddSJiaxun Yang conf_data =
129*71e2f4ddSJiaxun Yang CFG_PCI_INTERRUPT_LINE(PCI_DEFAULT_PIN, CS5536_ACC_INTR);
130*71e2f4ddSJiaxun Yang break;
131*71e2f4ddSJiaxun Yang default:
132*71e2f4ddSJiaxun Yang break;
133*71e2f4ddSJiaxun Yang }
134*71e2f4ddSJiaxun Yang
135*71e2f4ddSJiaxun Yang return conf_data;
136*71e2f4ddSJiaxun Yang }
137