1*c03a3777SAlbert Yang// SPDX-License-Identifier: GPL-2.0 2*c03a3777SAlbert Yang#include <dt-bindings/interrupt-controller/arm-gic.h> 3*c03a3777SAlbert Yang#include <dt-bindings/interrupt-controller/irq.h> 4*c03a3777SAlbert Yang 5*c03a3777SAlbert Yang/ { 6*c03a3777SAlbert Yang compatible = "bst,c1200"; 7*c03a3777SAlbert Yang #address-cells = <2>; 8*c03a3777SAlbert Yang #size-cells = <2>; 9*c03a3777SAlbert Yang 10*c03a3777SAlbert Yang cpus { 11*c03a3777SAlbert Yang #address-cells = <1>; 12*c03a3777SAlbert Yang #size-cells = <0>; 13*c03a3777SAlbert Yang 14*c03a3777SAlbert Yang cpu@0 { 15*c03a3777SAlbert Yang device_type = "cpu"; 16*c03a3777SAlbert Yang compatible = "arm,cortex-a78"; 17*c03a3777SAlbert Yang reg = <0x0>; 18*c03a3777SAlbert Yang enable-method = "psci"; 19*c03a3777SAlbert Yang next-level-cache = <&l2_cache>; 20*c03a3777SAlbert Yang }; 21*c03a3777SAlbert Yang 22*c03a3777SAlbert Yang cpu@1 { 23*c03a3777SAlbert Yang device_type = "cpu"; 24*c03a3777SAlbert Yang compatible = "arm,cortex-a78"; 25*c03a3777SAlbert Yang reg = <0x100>; 26*c03a3777SAlbert Yang enable-method = "psci"; 27*c03a3777SAlbert Yang next-level-cache = <&l2_cache>; 28*c03a3777SAlbert Yang }; 29*c03a3777SAlbert Yang 30*c03a3777SAlbert Yang cpu@2 { 31*c03a3777SAlbert Yang device_type = "cpu"; 32*c03a3777SAlbert Yang compatible = "arm,cortex-a78"; 33*c03a3777SAlbert Yang reg = <0x200>; 34*c03a3777SAlbert Yang enable-method = "psci"; 35*c03a3777SAlbert Yang next-level-cache = <&l2_cache>; 36*c03a3777SAlbert Yang }; 37*c03a3777SAlbert Yang 38*c03a3777SAlbert Yang cpu@3 { 39*c03a3777SAlbert Yang device_type = "cpu"; 40*c03a3777SAlbert Yang compatible = "arm,cortex-a78"; 41*c03a3777SAlbert Yang reg = <0x300>; 42*c03a3777SAlbert Yang enable-method = "psci"; 43*c03a3777SAlbert Yang next-level-cache = <&l2_cache>; 44*c03a3777SAlbert Yang }; 45*c03a3777SAlbert Yang 46*c03a3777SAlbert Yang l2_cache: l2-cache { 47*c03a3777SAlbert Yang compatible = "cache"; 48*c03a3777SAlbert Yang cache-level = <2>; 49*c03a3777SAlbert Yang cache-unified; 50*c03a3777SAlbert Yang }; 51*c03a3777SAlbert Yang }; 52*c03a3777SAlbert Yang 53*c03a3777SAlbert Yang psci { 54*c03a3777SAlbert Yang compatible = "arm,psci-1.0"; 55*c03a3777SAlbert Yang method = "smc"; 56*c03a3777SAlbert Yang }; 57*c03a3777SAlbert Yang 58*c03a3777SAlbert Yang soc { 59*c03a3777SAlbert Yang compatible = "simple-bus"; 60*c03a3777SAlbert Yang ranges; 61*c03a3777SAlbert Yang #address-cells = <2>; 62*c03a3777SAlbert Yang #size-cells = <2>; 63*c03a3777SAlbert Yang interrupt-parent = <&gic>; 64*c03a3777SAlbert Yang 65*c03a3777SAlbert Yang uart0: serial@20008000 { 66*c03a3777SAlbert Yang compatible = "snps,dw-apb-uart"; 67*c03a3777SAlbert Yang reg = <0x0 0x20008000 0x0 0x1000>; 68*c03a3777SAlbert Yang clock-frequency = <25000000>; 69*c03a3777SAlbert Yang interrupts = <GIC_SPI 211 IRQ_TYPE_LEVEL_HIGH>; 70*c03a3777SAlbert Yang reg-shift = <2>; 71*c03a3777SAlbert Yang reg-io-width = <4>; 72*c03a3777SAlbert Yang status = "disabled"; 73*c03a3777SAlbert Yang }; 74*c03a3777SAlbert Yang 75*c03a3777SAlbert Yang gic: interrupt-controller@32800000 { 76*c03a3777SAlbert Yang compatible = "arm,gic-v3"; 77*c03a3777SAlbert Yang reg = <0x0 0x32800000 0x0 0x10000>, 78*c03a3777SAlbert Yang <0x0 0x32880000 0x0 0x100000>; 79*c03a3777SAlbert Yang ranges; 80*c03a3777SAlbert Yang #address-cells = <2>; 81*c03a3777SAlbert Yang #size-cells = <2>; 82*c03a3777SAlbert Yang #interrupt-cells = <3>; 83*c03a3777SAlbert Yang interrupt-controller; 84*c03a3777SAlbert Yang interrupts = <GIC_PPI 9 IRQ_TYPE_LEVEL_LOW>; 85*c03a3777SAlbert Yang }; 86*c03a3777SAlbert Yang }; 87*c03a3777SAlbert Yang 88*c03a3777SAlbert Yang timer { 89*c03a3777SAlbert Yang compatible = "arm,armv8-timer"; 90*c03a3777SAlbert Yang always-on; 91*c03a3777SAlbert Yang interrupt-parent = <&gic>; 92*c03a3777SAlbert Yang interrupts = <GIC_PPI 13 IRQ_TYPE_LEVEL_LOW>, 93*c03a3777SAlbert Yang <GIC_PPI 14 IRQ_TYPE_LEVEL_LOW>, 94*c03a3777SAlbert Yang <GIC_PPI 11 IRQ_TYPE_LEVEL_LOW>, 95*c03a3777SAlbert Yang <GIC_PPI 10 IRQ_TYPE_LEVEL_LOW>; 96*c03a3777SAlbert Yang }; 97*c03a3777SAlbert Yang}; 98