Lines Matching +full:0 +full:x06000000
25 #size-cells = <0>;
39 cpu0: cpu@0 {
41 reg = <0x000>;
44 i-cache-size = <0xC000>;
47 d-cache-size = <0x8000>;
55 reg = <0x001>;
58 i-cache-size = <0xC000>;
61 d-cache-size = <0x8000>;
72 cache-size = <0x100000>;
114 ranges = <0x00 0x00100000 0x00 0x00100000 0x00 0x00020000>, /* ctrl mmr */
115 <0x00 0x00600000 0x00 0x00600000 0x00 0x00031100>, /* GPIO */
116 <0x00 0x00700000 0x00 0x00700000 0x00 0x00001000>, /* ESM */
117 <0x00 0x00900000 0x00 0x00900000 0x00 0x00012000>, /* serdes */
118 <0x00 0x00a40000 0x00 0x00a40000 0x00 0x00000800>, /* timesync router */
119 <0x00 0x06000000 0x00 0x06000000 0x00 0x00400000>, /* USBSS0 */
120 <0x00 0x06400000 0x00 0x06400000 0x00 0x00400000>, /* USBSS1 */
121 <0x00 0x01000000 0x00 0x01000000 0x00 0x0af02400>, /* Most peripherals */
122 <0x00 0x0c000000 0x00 0x0c000000 0x00 0x0d000000>, /* CPSW9G */
123 <0x00 0x30000000 0x00 0x30000000 0x00 0x0c400000>, /* MAIN NAVSS */
124 <0x00 0x0d000000 0x00 0x0d000000 0x00 0x01800000>, /* PCIe Core*/
125 <0x00 0x0e000000 0x00 0x0e000000 0x00 0x01800000>, /* PCIe Core*/
126 <0x00 0x10000000 0x00 0x10000000 0x00 0x10000000>, /* PCIe DAT */
127 <0x00 0x64800000 0x00 0x64800000 0x00 0x00800000>, /* C71 */
128 <0x00 0x6f000000 0x00 0x6f000000 0x00 0x00310000>, /* A72 PERIPHBASE */
129 <0x44 0x00000000 0x44 0x00000000 0x00 0x08000000>, /* PCIe2 DAT */
130 <0x44 0x10000000 0x44 0x10000000 0x00 0x08000000>, /* PCIe3 DAT */
131 <0x4d 0x80800000 0x4d 0x80800000 0x00 0x00800000>, /* C66_0 */
132 <0x4d 0x81800000 0x4d 0x81800000 0x00 0x00800000>, /* C66_1 */
133 <0x4e 0x20000000 0x4e 0x20000000 0x00 0x00080000>, /* GPU */
134 <0x00 0x70000000 0x00 0x70000000 0x00 0x00800000>, /* MSMC RAM */
137 <0x00 0x28380000 0x00 0x28380000 0x00 0x03880000>,
138 <0x00 0x40200000 0x00 0x40200000 0x00 0x00998400>,
139 <0x00 0x40f00000 0x00 0x40f00000 0x00 0x00020000>,
140 <0x00 0x41000000 0x00 0x41000000 0x00 0x00020000>,
141 <0x00 0x41400000 0x00 0x41400000 0x00 0x00020000>,
142 <0x00 0x41c00000 0x00 0x41c00000 0x00 0x00100000>,
143 <0x00 0x42040000 0x00 0x42040000 0x00 0x03ac2400>,
144 <0x00 0x45100000 0x00 0x45100000 0x00 0x00c24000>,
145 <0x00 0x46000000 0x00 0x46000000 0x00 0x00200000>,
146 <0x00 0x47000000 0x00 0x47000000 0x00 0x00068400>,
147 <0x00 0x50000000 0x00 0x50000000 0x00 0x10000000>,
148 <0x05 0x00000000 0x05 0x00000000 0x01 0x00000000>,
149 <0x07 0x00000000 0x07 0x00000000 0x01 0x00000000>;
155 ranges = <0x00 0x28380000 0x00 0x28380000 0x00 0x03880000>, /* MCU NAVSS*/
156 <0x00 0x40200000 0x00 0x40200000 0x00 0x00998400>, /* First peripheral window */
157 <0x00 0x40f00000 0x00 0x40f00000 0x00 0x00020000>, /* CTRL_MMR0 */
158 <0x00 0x41000000 0x00 0x41000000 0x00 0x00020000>, /* MCU R5F Core0 */
159 <0x00 0x41400000 0x00 0x41400000 0x00 0x00020000>, /* MCU R5F Core1 */
160 <0x00 0x41c00000 0x00 0x41c00000 0x00 0x00100000>, /* MCU SRAM */
161 <0x00 0x42040000 0x00 0x42040000 0x00 0x03ac2400>, /* WKUP peripheral window */
162 <0x00 0x45100000 0x00 0x45100000 0x00 0x00c24000>, /* MMRs, remaining NAVSS */
163 <0x00 0x46000000 0x00 0x46000000 0x00 0x00200000>, /* CPSW */
164 <0x00 0x47000000 0x00 0x47000000 0x00 0x00068400>, /* OSPI register space */
165 <0x00 0x50000000 0x00 0x50000000 0x00 0x10000000>, /* FSS OSPI0/1 data region 0 */
166 <0x05 0x00000000 0x05 0x00000000 0x01 0x00000000>, /* FSS OSPI0 data region 3 */
167 <0x07 0x00000000 0x07 0x00000000 0x01 0x00000000>; /* FSS OSPI1 data region 3*/